제조·이공계 전공 · 심화
FinFET에서 GAA(나노시트) 구조로 전환하는 기술적 이유를 정전 제어력과 설계 자유도 관점에서 설명하고, 전환 시 새로 생기는 공정 난제를 말씀해 주세요.
힌트 · 게이트가 채널을 감싸는 면 수(3면 vs 4면)와 유효폭(Weff) 조절 자유도, 그리고 Si/SiGe 적층·채널 릴리즈 등 공정 난도를 함께 언급하세요.
Gate-All-Around나노시트정전 제어력단채널효과채널 릴리즈 식각
모범답안
핵심은 정전 제어력입니다. FinFET은 채널을 3면에서 제어하지만 GAA 나노시트는 4면을 완전히 감싸 게이트 길이를 더 줄여도 DIBL과 서브스레숄드 스윙 열화를 억제할 수 있습니다. 또 FinFET은 핀 높이·개수로만 Weff를 양자화해 조절하지만, 나노시트는 시트 폭을 연속적으로 바꿔 구동전류와 면적을 세밀하게 최적화할 수 있습니다. 대신 Si/SiGe 초격자 에피 성장, SiGe만 제거하는 고선택비 채널 릴리즈 식각, 시트 사이 좁은 공간에 게이트 유전막과 일함수 금속을 균일하게 채우는 ALD, 내부 스페이서 형성 등 공정 난도가 크게 올라갑니다.
읽었다면, 이제 직접 답해볼 차례예요
패스잇 앱에서 이 질문에 말로 답하면 AI가 꼬리질문까지 이어가며 1:1 코칭합니다.
함께 보는 반도체 공정 / 소자 면접 질문
- 이온주입 후 열처리에서 급속열처리(RTA)를 사용하는 이유를 결함 회복과 도펀트 확산 관점에서 설명해 주세요.
- 단채널 효과의 대표적인 현상들을 두세 가지 들고, 그것을 억제하기 위한 공정·구조적 방법을 설명해 주세요.
- MOSFET의 오프 상태 누설전류 경로를 종류별로 설명하고, 저전력 소자에서 이를 줄이기 위한 방법을 말씀해 주세요.
- High-k 유전막을 도입할 때 게이트를 폴리실리콘 대신 메탈로 바꿔야 했던 이유를 설명하고, gate-last(RMG) 방식이 선호되는 이유를 함께 말씀해 주세요.
- 특정 공정 스텝을 지난 로트부터 수율이 급락했다는 보고를 받았다면, 원인을 어떤 순서와 데이터로 좁혀가시겠어요?
- HBM이 TSV 기반 적층 구조를 택한 기술적 배경을 대역폭 관점에서 설명하고, TSV 공정에서 관리가 어려운 포인트를 말씀해 주세요.