반도체 공정 / 소자 면접 질문

웨이퍼 제조, 산화, 포토, 식각, 증착 및 이온주입, 금속배선, EDS, 패키징 순으로 진행됩니다. 웨이퍼 제조는 단결정 기판을 만들고, 산화는 절연 및 보호막을 형성합니다. 포토는 마스크 패턴을 감광막에 옮기고, 식각은 그 패턴대로 불필요한 부분을 제거합니다. 증착은 절연막과 도전막을 쌓고, 이온주입은 도펀트를 주입해 전기적 특성을 부여합니다. 금속배선은 소자를 전기적으로 연결하고, EDS는 웨이퍼 상태에서 양불을 선별하며, 패키징은 칩을 보호하고 외부와 연결합니다.

실리콘은 최외각 전자가 4개인 4가 원소로 순수한 상태에서는 캐리어가 매우 적어 전기가 거의 흐르지 않습니다. 여기에 인이나 비소 같은 5가 원소를 주입하면 남는 전자가 자유전자가 되어 N형이 되고, 붕소 같은 3가 원소를 주입하면 전자가 부족한 자리인 정공이 생겨 P형이 됩니다. 즉 도핑 농도로 캐리어 수를 조절해 저항을 원하는 수준으로 제어할 수 있고, 이 제어 가능성이 실리콘을 소자 재료로 쓰는 핵심 이유입니다.

P형과 N형이 접합되면 농도 차에 의해 전자는 P쪽, 정공은 N쪽으로 확산하고 서로 재결합합니다. 그 결과 접합부에 이온화된 고정 전하만 남은 캐리어 없는 영역, 즉 공핍층이 생기고 내부 전위장벽이 형성됩니다. 순방향 바이어스를 걸면 장벽이 낮아지고 공핍층이 얇아져 확산 전류가 크게 흐릅니다. 역방향에서는 장벽이 높아지고 공핍층이 넓어져 소수 캐리어에 의한 매우 작은 누설 전류만 흐르므로 정류 특성이 나타납니다.

MOSFET은 게이트, 게이트 절연막, 소스와 드레인, 그리고 바디로 구성됩니다. NMOS를 예로 들면 P형 바디에 N형 소스와 드레인이 있고 그 사이 표면이 채널 영역입니다. 게이트에 양의 전압을 걸면 표면의 정공이 밀려나 공핍층이 생기고, 전압이 더 커져 문턱전압을 넘으면 표면에 전자가 모여 반전층, 즉 채널이 형성됩니다. 이때 드레인 전압을 걸면 소스에서 드레인으로 전류가 흐르며, 게이트는 절연막 때문에 전류가 흐르지 않고 전계로만 채널을 제어합니다.

NMOS는 P형 바디에 N형 소스/드레인을 두고 전자를 캐리어로 쓰며 게이트에 양전압을 걸어 켜집니다. PMOS는 반대로 N형 바디에 P형 소스/드레인을 두고 정공을 캐리어로 쓰며 음의 게이트 전압으로 켜집니다. 전자 이동도가 정공보다 크기 때문에 같은 크기라면 NMOS가 전류 구동력이 좋습니다. CMOS는 두 소자를 상보적으로 연결해 어떤 입력에서도 한쪽만 켜지므로 정상 상태에서 전원과 접지 사이 경로가 끊겨 정적 소비전력이 거의 없고, 출력 스윙도 완전해 잡음 여유가 큽니다.

먼저 고순도 다결정 실리콘을 도가니에서 녹이고, 초크랄스키법으로 시드 결정을 담근 뒤 회전시키며 천천히 끌어올려 단결정 잉곳을 성장시킵니다. 이때 도펀트를 넣어 기판의 형태와 비저항을 결정합니다. 성장된 잉곳은 직경을 균일하게 가공하고 결정 방향을 표시한 뒤 얇게 슬라이싱합니다. 이후 래핑과 에칭으로 절단 손상층을 제거하고 폴리싱으로 표면을 거울면 수준으로 평탄화한 다음 세정과 검사를 거쳐 소자용 웨이퍼가 됩니다.

포토 공정은 패턴을 만드는 단계이고 식각은 그 패턴을 실제 막에 옮기는 단계입니다. 포토에서는 감광막을 도포하고 마스크를 통해 노광한 뒤 현상해서 감광막 패턴을 만듭니다. 이 감광막이 식각 마스크가 되어, 노출된 부분의 산화막이나 금속막만 제거되고 덮인 부분은 남습니다. 식각은 습식과 건식으로 나뉘는데 미세 패턴에는 방향성이 좋은 이방성 건식식각을 주로 사용합니다. 즉 포토가 설계도를 그리고 식각이 그대로 깎아내는 관계라고 볼 수 있습니다.

선택비는 식각하려는 막의 식각률을 하부막이나 마스크막의 식각률로 나눈 비율입니다. 예를 들어 폴리실리콘을 식각할 때 게이트 산화막 대비 선택비가 충분히 높아야 산화막이 뚫리지 않고 채널 영역이 손상되지 않습니다. 선택비가 낮으면 오버에칭 구간에서 하부막이 함께 깎여 소자 특성이 열화되고, 마스크인 PR도 빨리 소모되어 CD가 커지거나 프로파일이 무너집니다. 그래서 가스 조합과 압력, 파워를 조절해 폴리머 형성을 이용하거나 종료점 검출로 오버에칭 시간을 최소화합니다.

가장 큰 차이는 반응 방식입니다. CVD는 여러 전구체를 동시에 공급해 기상·표면 반응으로 연속 증착하므로 속도가 빠르지만 두께 균일도와 고종횡비 피복성이 상대적으로 떨어집니다. ALD는 전구체와 반응가스를 퍼지로 분리해 번갈아 공급하고, 표면이 포화되면 반응이 멈추는 자기제한 반응을 이용해 사이클당 원자층 수준으로 두께를 제어합니다. 덕분에 종횡비가 큰 구조에서도 컨포멀한 막을 얻을 수 있어 게이트 High-k 유전막, DRAM 커패시터 유전막, 3D NAND 채널홀 계열 박막처럼 얇고 균일해야 하는 막에 씁니다. 대신 증착 속도가 느려 생산성이 단점입니다.

해상도는 R=k1·λ/NA로 표현되어 파장이 짧고 개구수가 클수록, 공정 계수 k1이 작을수록 미세 패턴이 가능합니다. DUV ArF는 193nm이고 물을 매질로 쓰는 이머전으로 실효 NA를 1.35까지 올렸지만, 그 이상은 위상시프트마스크, OPC, 멀티패터닝 같은 k1 축소 기법에 의존해야 해서 공정 수와 오버레이 부담이 커집니다. EUV는 파장이 13.5nm로 한 자릿수 수준이라 단일 노광으로 미세 패턴을 구현할 수 있어 마스크 수와 공정 스텝을 줄일 수 있습니다. 다만 NA를 키우면 초점심도가 λ/NA²에 비례해 줄어들어 평탄도 관리가 더 중요해집니다.

주입 에너지는 이온이 실리콘 내부로 들어가는 깊이, 즉 투사거리 Rp를 결정하고, 도즈량은 단위 면적당 주입되는 이온 수로 도핑 농도와 시트저항을 결정합니다. 채널링은 이온이 결정 격자의 열린 방향으로 들어가 충돌이 거의 없이 예상보다 깊게 박히는 현상인데, 접합 깊이가 깊어지고 프로파일 꼬리가 생겨 단채널 효과와 특성 산포를 유발합니다. 대책으로는 웨이퍼를 7도 정도 기울여 주입하는 틸트, 얇은 스크린 산화막 사용, 사전 비정질화 주입 등을 씁니다.

어닐링의 목적은 두 가지로, 이온주입으로 깨진 결정 격자를 회복시키고 도펀트를 격자 자리에 앉혀 전기적으로 활성화하는 것입니다. 문제는 온도와 시간을 늘리면 활성화는 잘 되지만 도펀트가 확산해 접합이 깊어지고 프로파일이 뭉개진다는 점입니다. 미세 소자는 얕은 접합이 필요하므로 열예산을 최소화해야 합니다. RTA는 초 단위 이하로 고온을 짧게 인가해 확산은 억제하면서 활성화와 결함 회복을 얻는 방식이고, 더 얕은 접합에는 밀리초 수준의 스파이크나 레이저 어닐을 씁니다.

채널 길이가 짧아지면 소스·드레인 공핍층이 채널 전체에서 차지하는 비중이 커져 게이트의 채널 제어력이 약해집니다. 그 결과 채널 길이 감소에 따라 Vth가 낮아지는 Vth roll-off, 드레인 전압이 장벽을 낮춰 Vth가 더 떨어지는 DIBL, 심하면 게이트와 무관하게 전류가 흐르는 펀치스루가 나타나고 서브스레숄드 스윙이 악화됩니다. 억제 방법은 게이트 절연막을 얇게 또는 High-k로 바꿔 커패시턴스를 높이고, 얕은 접합과 할로·포켓 도핑으로 공핍층 확장을 막고, 구조적으로는 FinFET이나 GAA처럼 채널을 게이트가 감싸도록 하는 것입니다.

오프 누설은 크게 세 가지 경로입니다. 첫째 서브스레숄드 누설로, Vgs가 Vth보다 낮아도 확산에 의해 흐르며 Vth를 낮추거나 DIBL이 커지면 급격히 증가합니다. 둘째 게이트 누설로, 산화막이 2nm 이하로 얇아지면 직접 터널링이 일어납니다. 셋째 접합 누설과 GIDL로, 역바이어스 접합의 생성-재결합이나 게이트-드레인 중첩부의 높은 전계에서 발생합니다. 대책은 SiO2 대신 High-k로 물리 두께를 확보해 터널링을 줄이고, 멀티 Vth와 파워 게이팅으로 서브스레숄드 성분을 관리하며, 게이트-드레인 중첩과 접합 도핑 기울기를 완화하는 것입니다.

핵심은 정전 제어력입니다. FinFET은 채널을 3면에서 제어하지만 GAA 나노시트는 4면을 완전히 감싸 게이트 길이를 더 줄여도 DIBL과 서브스레숄드 스윙 열화를 억제할 수 있습니다. 또 FinFET은 핀 높이·개수로만 Weff를 양자화해 조절하지만, 나노시트는 시트 폭을 연속적으로 바꿔 구동전류와 면적을 세밀하게 최적화할 수 있습니다. 대신 Si/SiGe 초격자 에피 성장, SiGe만 제거하는 고선택비 채널 릴리즈 식각, 시트 사이 좁은 공간에 게이트 유전막과 일함수 금속을 균일하게 채우는 ALD, 내부 스페이서 형성 등 공정 난도가 크게 올라갑니다.

폴리실리콘 게이트는 반전 시 게이트 쪽에도 공핍층이 생겨 실효 EOT가 수 옹스트롬 늘어나는 폴리 공핍 문제가 있고, high-k 위에 올리면 페르미 준위 피닝으로 Vth 조절이 어려워지며 리모트 포논 산란으로 채널 이동도도 떨어집니다. 그래서 일함수를 설계할 수 있는 금속 게이트를 써서 NMOS·PMOS의 Vth를 각각 맞추고 공핍 문제를 없앱니다. gate-last는 더미 게이트로 소스/드레인 활성화 어닐 같은 고온 열 예산을 먼저 소화한 뒤 마지막에 high-k와 일함수 금속을 넣기 때문에, 금속의 열화나 일함수 변동, 계면층 성장 문제를 피할 수 있어 선호됩니다.

먼저 언제부터인지를 정확히 특정합니다. 정상 로트와 불량 로트의 경계 시점을 잡고, 그 구간에 걸친 장비·챔버·레시피·PM 이력·자재 로트 변경을 공통성 분석으로 봅니다. 다음으로 웨이퍼 맵 시그니처를 확인해 링, 반복, 반경 방향 등 패턴에서 원인 계열을 추정하고, 해당 스텝 전후의 인라인 데이터인 CD, 막두께, 오버레이, 결함 검사 결과를 비교합니다. 이어 WAT 파라미터로 Vth, 접촉 저항 등 어떤 전기 특성이 틀어졌는지 보고 물리적 위치를 좁힌 뒤 FIB/SEM 단면 분석으로 확정합니다. 마지막으로 의심 인자를 스플릿으로 재현해 인과를 검증하고, 조치 후 모니터링 항목과 관리 기준을 표준화합니다.

연산 성능은 빠르게 오르는데 기존 평면 배선 기반 인터페이스는 핀 수와 신호 속도에 한계가 있어 대역폭 병목이 생깁니다. HBM은 DRAM 다이를 수직으로 쌓고 TSV로 관통 연결해 수천 개 수준의 와이드 I/O를 확보하고, 배선 길이를 크게 줄여 비트당 전력도 낮춥니다. 공정 관점에서는 고종횡비 비아를 식각하고 절연·배리어·시드 후 보이드 없이 구리를 채우는 것, 이후 웨이퍼를 수십 마이크로미터로 얇게 갈면서 깨짐과 워피지를 막는 것, 범프나 하이브리드 본딩의 정렬 정밀도, 적층 후 방열, 그리고 하나만 불량이어도 전체가 버려지므로 KGD 선별 테스트가 핵심 난제입니다.

다이 면적이 커질수록 결함 하나에 다이 전체를 버리게 되어 수율이 급격히 떨어집니다. 큰 SoC를 기능별 작은 칩렛으로 나누면 개별 다이 수율이 높아지고, 양품만 골라 조립할 수 있어 실효 비용이 내려갑니다. 또 로직은 선단 노드로, 스케일링 이득이 작은 I/O나 아날로그는 성숙 노드로 만들어 노드를 혼합할 수 있고 재사용성도 좋습니다. 단점은 다이를 나누면서 생기는 다이-투-다이 인터페이스의 지연과 전력 오버헤드, 인터포저나 브리지 같은 고밀도 패키지 비용, 정렬·본딩 난도, 테스트를 위한 KGD 확보와 열 관리 부담이 커진다는 점입니다.

EUV는 파장이 13.5nm로 짧아 한 번 노광으로 기존 ArF 멀티패터닝이 필요하던 피치를 구현합니다. 그 결과 LELE나 SADP 같은 반복 노광·식각 스텝이 줄어 마스크 수, 오버레이 오차 누적, 공정 스텝과 사이클 타임이 감소하고 CD 균일도 관리가 단순해집니다. 다만 광자 에너지가 커서 같은 노광량에서 도달하는 광자 수가 적기 때문에 샷 노이즈가 커지고, 레지스트 내 광산 발생과 확산의 통계적 요동으로 미결상 콘택트나 브리지 같은 확률적 결함, LER/LWR 증가가 나타납니다. 해상도·감도·LER은 서로 상충하는 관계라 레지스트 재료와 노광량 최적화가 핵심입니다.

먼저 Cp와 Cpk를 함께 봅니다. Cp는 충분한데 Cpk만 낮으면 평균이 규격 중심에서 벗어난 것이므로 타깃 보정이나 레시피 오프셋으로 비교적 쉽게 개선됩니다. 둘 다 낮으면 산포 자체가 문제이므로 변동을 로트 간, 웨이퍼 간, 웨이퍼 내, 장비·챔버 간 성분으로 분해해 가장 큰 기여 인자를 찾습니다. 이때 계측 자체의 오차가 섞이지 않도록 Gage R&R로 측정 신뢰성을 먼저 확인합니다. 이후 주요 인자를 DOE로 최적화하고, 챔버 간 매칭과 PM 주기를 표준화하며, 필요하면 계측 결과를 다음 로트 조건에 반영하는 R2R/APC 제어를 적용합니다. 마지막으로 관리도로 개선 효과와 안정성을 검증합니다.